研究生

校院名稱/系所名稱/學年度/學位類別/系統編號/論文名稱

吳凱強

國立清華大學/資訊工程學系/92/碩士

使骨牌式電路具有延遲變動容忍度之電路再合成

Delay Variation Tolerance for Domino Circuits

郭育旻

國立清華大學/資訊工程學系/92/碩士

以電路結構機率分析之智慧型亂數驗證向量產生器

Intelligent Random Vector Generator Based on Probability Analysis of Circuit Structure

簡鶴松

國立清華大學/資訊工程學系/92/碩士

針對電晶體陣列為基礎的可程式細胞陣列之細胞元件庫自動產生器 Automatic Cell Library Generator for Transistor Array Based Programmable Cell Array

黃永昌

國立清華大學/資訊工程學系/91/碩士/91NTHU0392020
以節省光罩成本為目的之工程變動設計和設計自動化

Design and Design Automation for Engineering Change Targeting at Low Mask Cost

施建中

國立清華大學/資訊工程學系/91/碩士/91NTHU0392025
智慧型亂數驗證向量產生器

Intelligent Random Vector Generator for Verification

古明鑫

國立清華大學/資訊工程學系/91/碩士/91NTHU0392042
一層金屬光罩可程式化細胞陣列之設計與設計自動化

Design and Design Automation for One Mask Programmable Cell Array

黃盛智

國立清華大學/資訊工程學系/91/碩士/91NTHU0392078
靜態分析最大瞬時電流估計

Static Analysis of Maximum Instantaneous Current Estimation

陳錫錦

國立清華大學/資訊工程學系/91/碩士/91NTHU0392082
JPEG2000的實作與驗証

Implementation and Verification of JPEG2000

劉振華

國立清華大學/資訊工程學系/90/碩士/90NTHU0392033
H.26L
全域搜尋區塊比對移動估計器之設計
Full-Search Variable-Size Block-Matching Motion Estimation Design for H.26L

余明道

國立清華大學/資訊工程學系/90/碩士/90NTHU0392040
應用相關時序差異的時鐘樹緩衝器尺吋設計
Clock Tree Buffer Sizing with Applying Connective Skew

許家齊

國立清華大學/資訊工程學系/90/碩士/90NTHU0392060
應用導線再排序將動態可程式化邏輯陣列之時序最佳化
Timing Optimization for Dynamic PLAs by I/O and Product Lines Reordering

林志忠

國立清華大學/資訊工程學系/90/碩士/90NTHU0392070
進階微控制器晶片內建匯流排架構(AMBA)之實現
Implementation of On-Chip-Bus - AMBA

林建佑

國立清華大學/資訊工程學系/90/碩士/90NTHU0392092
JPEG2000
之高效能區塊編碼架構設計
High Performance EBCOT Design of JPEG2000

孔憲華

國立中正大學/資訊工程研究所/90/碩士/90CCU00392016
二十四位元七階管線的數位信號處理器核心

李有倫

國立中正大學/資訊工程研究所/90/碩士/90CCU00392017
有效的實作MP3解碼器
Efficient implementation of MP3 decoder

蘇峻松

國立中正大學/資訊工程研究所/90/碩士/90CCU00392053
應用相關時序差異的時鐘樹再合成
The Clock Tree Re-Synthesis considering Localized Skew

謝政道

國立中正大學/資訊工程研究所/90/碩士/90CCU00392076
考慮時間因素之下有效率地評估電路的計算延遲
Efficient Delay Computation Considering Temporal Information

劉雅芸

國立中正大學/資訊工程研究所/90/碩士/90CCU00392082
動態可邏輯化陣列在速度上的最佳化
Timing Optimization for Dynamic PLAs

鄭經華

國立中正大學/資訊工程研究所/89/博士/89CCU00392001
CMOS
骨牌電路的電荷分享效應分析、緩解與錯誤偵測
Charge Sharing Effect Analysis, Alleviation and Fault Detection for CMOS Domino Circuits

饒建奇

國立中正大學/資訊工程研究所/89/博士/89CCU00392002
應用掃描樹測試架構及相關切割策略於超大型積體電路的假性窮搜測試
Partitioning and Pseudo-Exhaustive Testing of VLSI Circuits Using Scan-Tree Test Architecture

余和哲

國立中正大學/資訊工程研究所/89/碩士/89CCU00392022
以蘊涵流向圖為基礎的換線技巧
Wire Re-connections Based on Implication Flow Graph

陳朝偉

國立中正大學/資訊工程研究所/89/碩士/89CCU00392029
應用於三十二位元微處理器之可測試設計及實踐
Testable Design and Implementation for a 32-bit Microcontroller

郭建興

國立中正大學/資訊工程研究所/89/碩士/89CCU00392040
時序驅動之邏輯電路重建構
Timing Driven Restructuring

羅勤立

國立中正大學/資訊工程研究所/89/碩士/89CCU00392047
運用在多埠式嵌入式記憶體中的平行測試方法
A parallel Testing Method for Multi-Port Embedded Memory Arrays

施智偉

國立中正大學/資訊工程研究所/89/碩士/89CCU00392074
應用全域流量最佳化的方法作佈局後繞線長度之最小化
Post Layout Wire Length Minimization Using Global Flow Optimization

蔡同凱

國立中正大學/資訊工程研究所/89/碩士/89CCU00392075
減輕動態可邏輯化陣列Cross Talk的情況
Cross Talk Alleviation for Dynamic PLAs

李信德

國立中正大學/資訊工程研究所/88/碩士/88CCU00392020
降低CMOS Domino電路之電荷分享問題的電路合成
Synthseis of CMOS Domino Circuits for Charge Sharing Alleviation

涂昇宏

國立中正大學/資訊工程研究所/88/博士/88CCU00392023
應用多線替代技術做線長和Domino電路功率之最小化
Wire Length and Domino Power Minimization Based on Multiple Wire Replacement Techniques

蘇胤合

國立中正大學/資訊工程研究所/88/碩士/88CCU00392026
改進電路可測度分析之新穎技術
Novel Techniques for Improving Testability Analysis

王嘉豪

國立中正大學/資訊工程研究所/88/碩士/88CCU00392028
運用設計者定義的 Internal Don't Cares 進行邏輯優化
Logic Optimization of Circuits with Pre-defined Internal Don't Cares

沈逸群

國立中正大學/資訊工程研究所/88/碩士/88CCU00392032
經由非原始路徑的偵測以計算函式餘裕時間
Functional Slack Time Computation via Non-primitive Path Detection

江嘉惠

國立中正大學/資訊工程研究所/88/碩士/88CCU00392046
運用廣播測試架構測試內嵌式核心技術
Embedded Core Testing Using Broadcast Test Architecture

陳燕民

國立中正大學/資訊工程研究所/88/碩士/88CCU00392070
有效驗證超大型積體電路之映成電路建構法
The Construction of Imaging Circuit for Efficient VLSI Circuit Verification

葉懿德

國立中正大學/資訊工程研究所/87/碩士/87CCU00392016
8051
與通訊系統的設計與實現
Design and Implementation of 8051 with Communication System

莊榮城

國立中正大學/資訊工程研究所/87/碩士/87CCU00392022
基於線路考量的多個線路邏輯合成
Synthesis for Multiple Input Wire Replacement of a Gate for Wiring Consideration

吳仲振

國立中正大學/資訊工程研究所/87/碩士/87CCU00392038
運用掃描正反器共享以降低測試應用時間
Reducing Test Application Time by Scan Flip-Flop Sharing

趙大慶

國立中正大學/資訊工程研究所/86/碩士
可程式化邏輯陣列中提升邏輯方塊的使用效率
Enhance CLB Utilization of FPGA

張希聖

國立中正大學/資訊工程研究所/86/碩士
應用信號相關信改進組合電路可測度之分析
A Novel Combinational Testability Analysis by Considering Signal Correlation